�rea Cient�fica: Informática Industrial
Aceleração em FPGA do classificador de dados do RCS
Publicada a 2020-03-23
Aluno: Marcelo Quintela Alves       N�mero: 77197       Email: marceloquintelaalves@gmail.com
Data in�cio: 14/10/2019   

Orientador(es):
Nome: Jorge Miguel Nunes dos Santos Cabral
Email: jcabral@dei.uminho.pt   

Descri��o:

O projeto Sensible Car, desenvolvido pela Bosch Car Multimédia em parceria com a Universidade do Minho, tem como objetivo o desenvolvimento de sensores inteligentes e inovadores que possibilitem a condução autónoma de veículos automóveis [1]. No contexto deste projeto, e de interesse particular para esta proposta de dissertação, é necessário desenvolver um sensor de condição do piso (denominado de RCS - "Road Condition Sensor") capaz de produzir uma classificação abstrata do solo onde o veículo se desloca (i.e. piso seco, molhado, com neve ou com gelo), e a disponibilize a outros sistemas externos.
A componente física deste sensor (incluindo ótica e eletrónica) já está numa fase avançada de desenvolvimento, e consiste a medição da intensidade luminosa refletida pelo solo quando iluminado consecutivamente por quatro lasers de diferentes comprimentos de onda (980nm, 1310nm, 1410nm e 1550nm). O seu controlo, bem como a aquisição final dos dados da reflexão, é presencialmente efetuado por um micro-controlador.Foi desenvolvido um classificador de dados elementar para processar os dados provenientes deste sensor. Neste momento o classificador mais promissor é uma máquina de suporte vetorial, mas outras técnicas foram e estão a ser consideradas. Este classificador, na sua versão completa, ainda não foi implementado num micro-controlador, tendo até agora sido usada apenas uma versão simplificada.Atualmente o micro-controlador está encarregue do algoritmo de controlo dos lasers, da leitura de dados provenientes do sensor (que os recebe por meio de um ADC) , o processamento e classificação dos dados numa versão incompleta do classificado e ainda comunicação dos resultados para o exterior via CAN. Nestas condições a utilização dos recursos do micro-controlador é quase total, e receia-se que o classificador completo não possa ser executado no mesmo micro-controlador.


Objectivos:

 

Dado este contexto, identifica-se uma série de objetivos para este plano de tese que se prendem não só nas complexidades do projeto em si, mas também na sua inserção num projeto maior decorrente que incorpora diferentes entidades, equipas, investigadores e áreas de conhecimento:

    1. Otimização do algoritmo de classificação escolhido para implementação numa FPGA.

    2. Migração de outras tarefas presentemente realizadas pelo micro-controlador para a FPGA.

    3. Garantir o cumprimento dos requisitos temporais necessários.

    4. Estudo e minimização da utilização de recursos da FPGA.

 


Palavras chave:
Sistemas Embebidos; FPGA; Aceleração em hardware

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