Pretende-se desenvolver um sistema capaz de multiplexar 30 canais de 64kbs numa única trama com 30 canais, resultando num débito de 2048kbs. A finalidade deste projecto é construir um demonstrador didático para o ensino de algumas UCs dos cursos oferecidos pelo DEI.
Como suporte ao desenvolvimento deste sistema serão usados dispositivos lógicos programáveis do tipo PLD ou FPGA.
- Estudo das hierarquias de transmissão Sincronas e Plesiocronas de acordo com as normas ITU
- Estudo do estado da arte na área dos dispositivos lógicos programáveis
- Projecto do Multiplexer de 30 canais
- Projecto do Demultiplexer
- Projecto do codificador e descodificador de linha, usando o código HDB3
- Projecto dos PCBs para os circuitos de transmissão e recepção
- Implementação dos circuitos e testes
- Escrita do relatório.